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基于ANSYS电子工具的电子系统设计

2015/12/2    来源:ANSYS    作者:Cornelia Golovanov      
关键字:ANSYS  芯片  封装  仿真  
本文介绍了LSI公司充分利用ANSYS的芯片封装系统解决方案开发出一种综合解决电源完整性和信号完整性的方法。

    设计工程师在开发稳健电子系统时要面临着众多难题。在这个低功耗设计和高速电路占主流的时代,电源质量和信号质量不佳可能导致设计失败,从而造成性能劣化和器件故障。在从芯片和封装到系统的整个设计中保持信号完整性以及电源完整性,可确保交付稳健的电子产品。

 在数字世界中,信息通过由0和1组成的序列传输。在理想电子传输条件下,1由从0上升到特定电平的梯形波传输,而0一般由在特定时间内从该电平下降到0(0位)的信号传输。在实际情况中,总会与这种理想信号有所偏差。信号幅度与理想电压的偏差一般称为“噪声”,而时间上的偏差则称为“抖动”。在存在抖动和噪声的情况下,上升沿和下降沿会随时间轴移动,电压电平会沿幅度轴移动,造成无法满足位检测所必需的条件。这会导致数据传输性能劣化,乃至最终的系统故障。产生信号噪声和抖动的原因有许多种——但最主要的原因是无论其设计多么精心(电源完整性)都会出现的电源波动,以及电子系统中各个电源和信号互联之间的耦合(信号完整性)。

 为了管理这种复杂的情况,LSI公司使用ANSYS的工具为欠载的片上系统(SoC)的行为建模;工程师还在统一的环境中同时分析和解决电源完整性和信号完整性问题。LSI设计能够为数据中心存储和网络、移动网络以及客户端计算提速的芯片和软件。该公司充分利用ANSYS的芯片封装系统解决方案开发出一种综合解决电源完整性和信号完整性的方法。

 在这个工作流程中,ANSYS Sentinel-SSO(用于芯片级时序和噪声分析)与ANSYS SIwave(用于印刷电路板级的噪声分析)相结合,有助于预测独立电源I/O单元的开关操作所产生的噪声及其对锁相环(PLL)专用电源的影响。在应用中,分析显示DDR并联接口电路的信号网络上的电压摆幅会耦合到PLL电源上,导致PLL参考时钟和输出时钟之间出现相位误差。芯片测量确认了PLL解锁与DDR输出缓冲器诱发的噪声有关。LSI团队随后使用ANSYS仿真技术指导芯片封装布线的重新设计,从而消除这种耦合和PLL故障。

图1 芯片

图1 芯片

采用新的验证方法

 LSI的传统设计验证方法主要是采用封装模型和PCB模型装配系统表征。这种传统方法主要解决数字开关操作导致的AC纹波电压,但没有考虑定制I/O开关操作或模拟时钟的影响。传统方法没有注意到封装与PCB之间的非连续性,因为PCB模型和封装模型是分开获得的。因此,这种方法会低估封装和PCB之间的非连续性所带来的影响。

 LSI的工程师开发出一种更综合全面的设计验证方法,即利用ANSYS Sentinel-SSO和ANSYS SIwave来评估DDR I/O开关操作对PLL电源噪声的影响。Sentinel-SSO是一种大容量I/O子系统时序和噪声分析解决方案,专供IC和封装系统完整性设计人员使用。而SIwave则是一种用于电子封装和PCB信号完整性和电源完整性分析的专用平台。在Sentinel-SSO中工程师可以生成I/O缓冲器的与负载无关的非线性封装模型(芯片I/O模型)。一方面,工程师抽取片上I/O环路PDN寄生参数,同时使用模型降阶技术并加入这些I/O缓冲器模型进行优化。另一方面,工程师使用SIwave抽取封装模型和PCB模型。随后将I/O缓冲器模型与I/O环路PDN寄生参数模型相结合,并与Sentinel-SSO内部的封装模型和PCB模型相结合,从而进行同步芯片—封装—系统电源完整性和信号完整性分析。通过使用I/O芯片I/O模型,整个I/O缓冲器组可以在不受SPICE仿真能力或运行时间限制的条件下实现仿真。在统一的仿真环境中仿真整个缓冲器组,不仅能够预测电源/接地网络上的噪声,还带来更多优势:LSI的工程师能够评估对信号传播的影响,并修改和探索芯片设计和封装—PCB设计。

图2 Sentinel-SSO芯片模型耦合到封装和PCB的SIwave模型

图2 Sentinel-SSO芯片模型耦合到封装和PCB的SIwave模型

责任编辑:吴星星
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