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基于CPLD的4路抢答器设计

2013/1/8    来源:万方数据    作者:龚江涛      
关键字:EDA  CPLD  抢答器设计  保密性  
本文采用EDA技术在Altera公司的Quartus Ⅱ集成开发环境下,在MAX Ⅱ系列CPLD芯片上完成了4路抢答器的设计,并对设计结果进行了仿真,仿真结果满足设计要求,从而实现了4路抢答器的单芯片方案.该方案具有反应速度快,功耗低,易于实现功能升级、保密性好等优点。

    抢答器适用于各类知识竞赛、文娱综艺节目,除了可以把各抢答组号、违例组号、抢答规定时限、答题时间倒计时/正计时在仪器面板上显示外,还可外接大屏幕显示屏显示给赛场观众,活跃现场气氛,便于监督,公平竞争;有的抢答器功能还被用在电脑游戏的抢占上,谁快谁就有奖;有的小型抢答器还可用来训练儿童的反应能力。

    市面上的抢答器实现方法很多,有采用数字电路实现的,也有采用单片机实现的,但是采用电子设计自动化(electronics design automation,EDA)技术可编程逻辑器件(complex programmerable logic deivce,CPLD)来实现的几乎没有.可编程逻辑器件具有设计灵活,速度快,更改方便,功耗低等优点,在数字系统的设计中得到了广泛的应用,逐步将会替代中,小规模的数字集成芯片。同时,它还带来了设计理念的转变,用软件来设计硬件,把更多与设计无关的工作交给计算机去处理,让设计者将精力集中到设计本身,带来了设计效率提高和设计风险降低的双重优势。

1 硬件设计

    简易4路抢答器的功能如下:设置4个按键(S1、S2、S3、S4)作为4路抢答开关,4个LED(D1、D2、D3、D4)作为抢答指示,当按下抢答开始键(S5)开始抢答,一旦某路抢答成功,蜂鸣器发声,同时与抢答开关对应的LED被点亮指示抢答的组别,输出被锁存,抢答开关按键无效直到再次按下抢答开始键(S5)。

    本设计采用Altera的MAXⅡ系列CPLD芯片EPM240T100C5作为主芯片,在外围配以5个按键、4个电阻、4个放光二极管、1个蜂鸣器等少量元件实现了一个简易的4路抢答器,其硬件连接如图1所示。

硬件连接示意图

    图1 硬件连接示意图

2 软件设计

    2.1 设计方法

    EDA设计的核心理念是利用软件来设计硬件。CPLD的设计方式一般分为3种:第一种是采用HDL语言编程来进行描述,常用的语言有VHDL和Verilog两种;第二种是原理图输入的方式,一般的EDA设计工具里面都集成了各种门电路的元件库,设计者可以通过原理图输入方法直接调用这些门电路的元件库,然后采用类似Protel SE 99的画图方法将各个门按照设计要求连接起来,即可完成设计;第三种是状态图描述的方式.本设计采用第二种原理图设计方式进行设计输入,该方法直观方便,容易掌握。

    QuartusⅡ设计软件是Altera公司的EDA集成开发环境,功能强大,操作界面友好,原理图库元件丰富,本设计的设计输入、综合编译、波形仿真、器件编程等整个EDA流程均在QuartusⅡ设计软件中完成。

    2.2 设计思路

    抢答器具有锁存功能,属于时序逻辑电路的范畴,可采用时序逻辑电路设计的一般思路。Quartus Ⅱ软件中的库元件74175具有锁存功能,本设计采用74175作为核心元器件,再通过门电路反馈来控制抢答器完成锁存功能。

    2.3 设计结果

    在QuartusⅡ软件中建立抢答器工程,选择EPM240T100C5器件,采用原理图输入方式完成设计,设计结果如图2所示。

原理图设计结果

    图2 原理图设计结果

 

责任编辑:程玥
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