优化芯片面积的标准单元库改进

0 引言

    随着集成电路技术的迅猛发展，半导体工艺已从深亚微米迈入了纳米级别，晶体管层次设计的复杂程度也越来越高，系统级集成电路芯片的规模也已从最初的大规模(LSI) 发展为今天的极大规模(GLSI) ，因此采用全定制设计数字芯片已不再是切实可行的方法了。基于标准单元库法设计专用集成电路技术受到广泛青睐，它具有自动化程度高、研发周期短、研发成本低、可靠性高等优点，能在最短的研发时间内，保证芯片最大的成功率。标准单元性能好坏对整个芯片设计的性能、功耗、面积和成品率起着至关重要的作用，而由Foundry提供的标准单元库有一个共性，即单元面积偏大，时序特性较保守等。因此部分集成电路设计公司不惜人力、物力和财力去设计拥有一套自己的标准单元库。自行开发标准的D寄存器单元流程如图1所示。

   LED驱动控制芯片基于CSMC M5324工艺进行逻辑综合打平后，Core单元数为342个中就含98个D寄存器，而CSMC提供D寄存器最小面积为15.4 μm×36.4 μm，如何改进基本D寄存器等标准单元，进一步优化芯片面积，降低芯片成本成为该芯片能否有市场竞争力的关键。

1 改进D寄存器的设计及验证

    1.1 D寄存器电路结构选择

图 2 CSMC的D寄存器原理图

Fig.2 Schematic diagram for CSMC D register

    D寄存器的性能通常用建立时间、保持时间、传播时间和输入到输出的延时来衡量，衡量建立时间假定工作于最坏的工艺、电压和温度环境下; 衡量保持时间假定工作于最好的工艺、电压和温度环境下． 对于设计D寄存器标准单元，为提高性能，总是尽可能减小建立时间和时钟到输出的传播延时，对于D寄存器，尤其需要工作在时钟频率很高环境下。

    实现D寄存器结构有多种多样，基于与门逻辑的传统主从型D寄存器，其优点避免了门延时产生冒险和竞争，时钟负载少，缺点是晶体管数目过多，单元面积大。

    CSMC的D寄存器原理图如图2所示，基于传输门和多路开关的电路结构，这种结构是最常用的技术，原理清晰，工作稳定，由28个MOS管组成，单元面积较大，最小驱动能力的单元面积为36.4 μm×15.4 μm，建立时间为3个反相器延时+1个传输门延时，传播时间为2个反相器传播延时+1个传输门延时，输入到输出的延时较长。

图 3 C2 MOS结构D寄存器原理图

Fig.3 Schematic diagram for C2 MOS structure D register

    通过了解各种D寄存器结构的优缺点，综合考虑面积、稳定性、性能和版图实现复杂度等因素，决定采用时钟控制CMOS (C2 MOS) 结构D寄存器[1]，其原理图如图3所示，这种结构仅需22个MOS管，输入到输出的延时较短，建立时间为1个反相器延时+1个传输门延时，传播时间为1个反相器传播延时+1个传输门延时，同时版图实现相对简单． 但这种结构同时需要正反时钟，若正反时钟偏差太大会导致前后级锁存回路出现短暂导通从而引发竞争，影响电路工作稳定性，因此对于时钟通路的两个反相器要根据后面负载情况选择管子尺寸来减少其传播延时． 这种结构还存在反相传导问题，由于两级之间的传输门具有双向传导的特性，后级锁存回路的数据在某些情况下可能会反相传入前级锁存回路导致电路工作不稳定，因此在数据锁存过程中为了前级数据能够可靠地传至后级锁存回路，需要加大主级反相器的逻辑尺寸，减少从级钟控三态缓冲器的逻辑尺寸，也降低时钟负载． 这种需适当平衡主从级器件的尺寸以及要根据负载确定时钟反相器尺寸，在设计时增加了难度。

    1.2 D寄存器棍棒图

    为了减少D寄存器单元版图面积，提高版图的布图密度，降低器件的寄生参数，在NMOS和PMOS晶体管布局过程，需仔细排列各输入端顺序，尽可能将相邻的源－漏搭接并使相应的NMOS和PMOS晶体管的栅连线对准。在绘制版图之前，考虑减少版图绘制过程中重复次数，可先用棍棒图对复杂库单元版图来预估单元内器件的布局[2]。C2 MOS结构D寄存器由电路结构一致的主从锁存器组成，其锁存器原理图如图4所示，先对锁存器采用棍棒图研究其绘制版图的策略。

    从图4可知，反相器和三态缓冲器连接电源VDD的PMOS晶体管和连接地GND的NMOS晶体管可使两个阱中的扩散区不间断． 右边反相器从VDD通过PMOS和NMOS接GND，三态缓冲器从VDD通过两个PMOS串联后输出再通过两个NMOS串联后接GND，同时三态缓冲器输出也是传输门的输出和反相器的输入，其对应的棍棒图如图5所示。

图4 C2 MOS 中锁存器原理图

Fig.4 Schematic diagram for C2 MOS latch

图5 C2 MOS结构锁存器棍棒图

Fig.5 Stick diagram for C2 MOS structure latch

图6 C2 MOS结构D寄存器棍棒图

Fig.6 Stick diagram for C2 MOS structure D register

    将主从锁存器拼接，加入两个时钟信号驱动反相器和QN输出驱动的反相器，最终C2 MOS结构D寄存器棍棒图如图6所示.

    1.3 D寄存器版图及验证

    作为标准单元，版图的高度是固定的，宽度可变.单元的输入输出引脚不能随意放置，必须位于水平和垂直布线的网格上． 要根据标准单元的高度、宽度以及电流密度( 决定金属线宽度) 设计纵向和横向允许金属走线的数目。对于D寄存器，时钟是关键信号，要用金属1布长线，因标准单元高度限制会导致金属层1水平布线通道不足，参考CSMC标准单元库中D寄存器版图时钟信号连接方式，与NMOS管连接的时钟信号用多晶硅 (poly) 线。当器件摆放好，要根据电路的性能，主从锁存器中反相器的MOS管要尽量加大其宽度。当电路版图确定并通过 DRC后，先用Calibre LVS提取出版图中MOS管尺寸，再修改原理图中管子尺寸。C2 MOS结构D寄存器版图如图7所示，面积为22.4 μm×15.4 μm，仅为CSMC提供相同功能最小D寄存器面积的61.5%。用Calibre PEX提取出版图的寄生RC参数后，用 Hspice对带RC寄生参数的完整电路网表进行基于最好、典型和最坏分别进行后仿真，得到电路的实际性能参数，确认电路功能正确，性能满足要求，消除了冒险[3]。

2 单元表征及抽象视图生成

    2.1 D寄存器单元表征

    单元表征是一个用模拟仿真器仿真标准单元以提取为逻辑综合和数字后端设计等工具所能理解的时序、功率、噪声等信息过程，可采用Synopsys公司NCX工具。单元表征的标准格式为Libraty，用.lib作为文件的扩展名。组合逻辑单元只有输出端才有延时信息，输出端延时信息相对于输入端的输入斜率和输出端的负载电容变化而变化． 时序单元由时钟信号驱动，用 setup( 建立) 、hoid( 保持) 时间、传播延时及上升、下降时间等来表征[4]。单元表征需要: ① 上华提供的单元模型( 根据最好、典型、最坏情况修改工艺参数) ; ② 编写库模板和单元模板( 根据上华提供的最好、典型、最坏情况单元表征标准库.lib修改) ; ③含寄生参数的Hspice网表(用Calibre PEX提取出版图) ; ④ 编写进行单元表征的命令。在执行单元表征命令过程中会自动调用Hspice仿真器并通过编写的单元模板文件自动形成测试内容对D寄存器进行后仿真并提取和填写表征参数，具体过程如图8所示。单元表征时获得最坏情况下D寄存器的min_pulse_width_low: 0.206 480ns，min_pulse_width_high: 0.469 250ns。

图8 NCX单元表征过程

Fig.8 NCX cell characterization process

    2.2 D寄存器抽象视图

    因标准单元的完整版图数据量大，而后端布局布线工具IC Compiler只需最小数据的Milkyway参考库( 含标准单元轮廓、Pin位置和金属层阻塞等抽象视图) ，因此先用Cadence 的Abstract Generator工具实现完整版图到Lef格式文件的转换。标准单元的LEF文件只对金属层和pins感兴趣，包括: cell类型和尺寸、pins或者terminals的位置和金属层的阻塞等[5]。要根据M5324工艺中要求添加布局布线 Ｒulers、通孔和金属层的定义等，修改之后保存在techfile.cds文件中。 然后进入GUI界面，选择要操作的目标库，选中要操作的目标dff，根据它的bin性质为标准单元，移到Core中。操作流程一共有四步，pin step、extract step、abstract step、verify，即可导出如图 9 所示 LEF 文件。将D寄存器导出的.lib库用Design Compiler工具转成.db格式，导出的dff.lef用Library Compiler工具转成Milkyway格式的抽象视图，用自行设计的D寄存器设计LED驱动控制芯片的最终版图如图10所示[6]。

图9 导出LEF文件

Fig.9 Export LEF file

图10 LED驱动控制芯片版图

Fig.10 Layout for LED drive control chip

3 结语

    在CSMC深亚微米工艺下，对标准单元库的设计流程进行系统研究和实践工作，设计一个性能好同时面积相对较小的C2MOS结构D寄存器标准单元。LED驱动控制芯片通过比较使用自行改进的C2MOS结构D寄存器和CSMC提供的标准D寄存器，整个芯片Core面积减少8.1%，进行MPW验证，工作正常，性能达到要求． 对特定芯片的库单元进行改进，后续研究还要在以下几方面进一步努力: ①在改进库单元面积时，如何同时对单元功耗进行优化; ②厂家提供组合逻辑的标准单元均采用互补CMOS逻辑实现，可采用传输管、传输门逻辑等优化较复杂组合逻辑单元面积; ③标准单元库中各种单元驱动存在量化级别，如何更好体现改进库单元的驱动能力量化层次等还需进一步深入研究。